verilog中端口定义方式以及如何使用变量

satellitele / 2023-08-15 / 原文

一、module端口定义方式

目前有两种方式能够对module端口进行定义，

第一种是我目前使用比较多的，把I/O说明写在端口声明语句里，方式A：

1 module block(
2     input a,b,
3     output c,d
4 );
5  
6     assign c=a|b;
7     assign d=a&b;
8 endmodule

第二种方式之前使用的较少，但是最近看到的一些代码都是这样写的，方式B：

1 module block(a,b,c,d);
2     input a,b;
3     output c,d;
4  
5     assign c=a|b;
6     assign d=a&b;
7 endmodule

两种方式都可行，主要看个人习惯。

二、变量使用

verilog中比较重要的变量类型有三种，分别是wire型，reg型，memory型，简单说一下我认为重要的点。

1.wire型：

常用来表示用以assign关键字指定的组合逻辑信号，模块中输入、输出信号类型不进行reg定义的话默认定义为wire型。感觉一般在testbech中使用较多，比如针对输出信号：

module testbench();
    reg [31:0]in;
    wire [5:0]out;
    ......
 
endmodule

2.reg型：

即寄存器类型，通常用来表示“always”模块内的指定信号，常代表触发器。在“always”模块内被赋值的每一个信号都必须定义成reg型。

值得注意的是reg会与output一起使用，使输出信号传给输出端口，例如：

module counter(clk,rst_n,cnt);
    input clk,rst_n;
    output [3:0] cnt;
    reg [3:0] temp;
 
    always@(posedge clk or negedge rst_n)begin
        if(!rst_n)
            temp<=0;
        else
            temp<=temp+1;
    end
 
    assign cnt=temp;
 
endmodule

这里是通过使用reg型变量temp来存储数据最后通过assign传输给cnt输出，temp属于内部变量。

也可以用output reg来达到同样的效果：

module counter(clk,rst_n,cnt);
    input clk,rst_n;
    output reg [3:0] cnt;
 
    always@(posedge clk or negedge rst_n)begin
        if(!rst_n)
            cnt<=0;
        else
            cnt<=cnt+1;
    end
 
endmodule